高速ADC的低抖动时钟设计对于现代数字解调器和软件无线电接收机的性能至关重要。A/D转换过程中引入的噪声主要来源于热噪声、ADC电源纹波、参考电平纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。其中，采样时钟抖动是导致ADC信噪比下降的主要因素之一，它源于时钟源自身的不稳定，导致数字信号实际定时与理想定时之间的时间偏差，进而影响ADC内部电路在错误的时间点触发采样，降低SNR。